相位噪声和抖动对系统性能的影响

怎样将芯片中的相位噪声和抖动降至最低

在芯片级上，可以使用以下设计技术将抖动降至最低：

1．差分信号收发：即使进入芯片的是单端信号，最好也在芯片中将其转换为差分信号，原因同上节所述。

2．仔细布设信号通路：在对敏感时序信号通路进行布线时必须小心，而且走线越短越好，还应避免与任何数字信号线交叉。只要条件允许，最好将这些信号通路均在屏幕上显示出来。例如，一条在第二层金属平面上的信号通路可以夹在第一层和第三层金属平面之间，而第一层和第三层金属平面均连接到一个干净的地上。

3．恰当选择缓冲器大小：如果用缓冲器在模块间分配信号，那么必须注意驱动强度的选择。驱动不足会造成信号上升/下降沿过缓，给噪声以可乘之机。

4．保持基底和地的干净：基底噪声和地噪声是造成确定性抖动的主要原因。在一个有多路同步数字输出的芯片内，地线反弹噪声(ground bounce)可能会达到几百毫伏，甚至1伏。为了降低地线反弹噪声，芯片上应该有尽可能多的电源对，而且这些电源对应尽可能靠近数字输出。

5．使用一个单独的干净地层：在电路设计中，最好将数字电路的电源与敏感的模拟电路(如振荡器或PLL)的电源分开。数字电路，尤其是高驱动输出数字电路的电源很可能会引入噪声，而且这种电源一旦用于时序电路，那么也会成为增大抖动的一个主要原因。因此，对PLL这样的电路甚至可以利用电源滤波来进一步减小电源噪声的影响。

怎样将单元模块中的相位噪声和抖动降至最低

在设计单元模块时可以采用以下技术来减小抖动：1．利用尾电流--时序电路中使用的电流与相位噪声之间有一个直接的关系。例如，增大一对差分对的尾电流必定导致抖动性能得到改善。于是我们就必须在降低抖动和缩减功耗之间寻求一个平衡，在适当之处选择性地增大最敏感电路的电流。2．仔细布局--在对那些可能引起相位噪声的单元进行布局时必须小心，匹配元件(例如连接到一对差分对的输入)应方向相同，而且尽可能对称布局。该方法会使应匹配的元件具有同样的处理斜率(process gradients)，因而有助于改善元件之间的匹配程度。电阻应尽可能宽，以减小Delta W效应。如果可能，应在整个电路中使用同一种类，甚至尺寸和阻值都相同的电阻来帮助跟踪工艺和温度的所有变化。

总而言之，要想尽可能减小抖动，就必须在所有设计层上都小心谨慎。高速数字设计师在设计过程的每一步都应考虑相位噪声和抖动的影响。