《用CPLD配置Spartan II器件》的附加说明

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《用CPLD配置Spartan II器件》的附加说明
1. 应用电路
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VHDL描述中假设输入时钟频率为24MHz，所以进行了8分频（最大时钟频率主要受限于RO
M的读取速度），在测试时采用4MB的Flash ROM，如果配置Spartan II
XC2S100时应该只要1MB就够了。如果在按键两端再并联一小电容（104至1u），就可起到
上电就配置的作用。LED指示灯也可接在Spartan II的DONE脚。
2. 配置时序
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将FPGA的/PROG引脚拉低启动FPGA进入配置模式。FPGA的/INIT引脚为低表示正在进行内
部初始化，等它变高后就可以开始传送数据了。CCLK的下降沿将数据移出，使FPGA能在
上升沿读入数据。当所有必须的数据发送完后如果没有错误（依据Spartan
II器件的容量不同，所需配置数据的位数也不一致，为了缩小配置时间，一种方法是从
配置ROM中读出配置字节数，另一种是检测DONE脚是否变高），FPGA的DONE脚将变高，C
PLD据此来终止传送数据（在结束前多送7个脉冲，用来启动FPGA开始工作）。另一种情
况则是在所有ROM中的数据传送完成时DONE脚仍未变高则表明配置失败。该电路实际上也
可以配置其它系列Xilinx FPGA器件。
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D(7:0)

A(18:0)
/WE