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verilog-hdl 文章 进入verilog-hdl技术社区

基于Nios在液晶屏和触摸屏显示实验

  • 1. 实验内容通过本实验了解触摸屏的触摸原理和显示原理，能够在液晶屏上开发应用。本实验要求：1. 将存储在Flash中的一幅图像显示在液晶屏上。2. 将用户在触摸屏上触摸的坐标显示在8段数码管上。2. 实验原理2.1 液晶屏的基本原理液晶显示是目前最常用的显示方式，无论是简单的黑白显示还是高清晰度的数字电视，大量使用了液晶显示。液晶屏的基本物理原理是：液晶分子在不通电时排列混乱，阻止光线通过；当液晶上加一定电压时，分子便会重新垂直排列，使光线能直射出去，从而可以在液晶阵列上显示不同的图形。本实验使用的液晶
  • 关键字： Nios II  Verilog  触摸屏  

NIOS II系统入门实验

  • 1. 实验内容通过本实验熟悉SOPC Builder和NIOS IDE的开发环境及开发流程，了解NIOS II的基本结构，能够利用SOPC Builder和NIOS IDE实现简单的NIOS II系统和应用程序。本实验要求利用SOPC Builder创建一个简单的NIOS II系统，这个简单的NIOSII 系统括NIOS核、片内SRAM及PIO口；利用NIOS II IDE创建一个简单应用程序，能够点亮核心板上的LED等。2. 实验步骤2.1 NiosⅡ硬件设置1. 工程建立：首先在Quartus II中
  • 关键字： Nios II  uClinux  操作系统  Verilog  

如何在Nios II系统运行uClinux操作系统

  • 1. 实验内容通过本实验了解如何建立复杂的NIOS II，如何在Nios II系统运行uClinux操作系统，以及在uClinux操作系统环境上开发简单用户应用程序。本实验要求利用SOPC建立一复杂的NIOS II，通过NIOS II IDE配置uClinux，实现在uClinux在NIOS II上的运行。2. 实验步骤2.1 NiosⅡ硬件设置1. 工程建立：首先在Quartus II新建一个名为uclinux的工程，工程建立之后在工具栏中点击图标，出现SOPC Builder对话框。在System N
  • 关键字： Nios II  uClinux  操作系统  Verilog  

NMPSM3软处理器

  • NMPSM3概述在UCSC扩展学院上了第一门FPGA课后，我对这些设备为普通人提供的功能感到惊讶，我决定更深入地研究它们。我最终意识到我有足够的逻辑设计知识，可以构建自己的简单处理器。在了解了KCPSM（nanoblaze）之后，我开始构建自己的处理器，并将其称为NMPSM（Nick Mikstas可编程状态机）。我花了三遍迭代才能制作出功能全面的处理器，因此命名为NMPSM3。即使NMPSM3受到nanoblaze IO方案的启发，其内部结构也完全不同。NMPSM3是具有四个独立中断和一个复位的16位处
  • 关键字： NMPSM3  FPGA  Verilog  

用FPGA实现各种数字滤波器

  • FPGA滤波器实施概述本篇部分内容来自网站FPGA滤波器实现的一些项目，源于一位在校学生的学习和设计- 了解并在FPGA上实现几种类型的数字滤波器器，设计的所有滤波器均为15阶滤波器，并使用16位定点数学运算，该学生有一篇PPT可供参考：FPGA滤波器实现研究项目期间创建的Verilog源文件如下。FIR滤波器FIR滤波器是四个滤波器中最简单、最快的，它利用了预加器的对称性，而且使用加法器树来最小化组合路径延迟。FIR_Filter.v`define FILT_LENGTH 16&nb
  • 关键字： FPGA  滤波器  Verilog  

Verilog HDL基础知识9之代码规范示例

  • 2.Verilog HDL 代码规范 模板示例//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights reserved // //   File name    
  • 关键字： FPGA  verilog HDL  代码规范  

Verilog HDL基础知识9之代码规范

  • 1.RTL CODE 规范1.1标准的文件头在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权等必要信息。 统一使用以下的文件头：其中*为必需的项目//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights&nbs
  • 关键字： FPGA  verilog HDL  代码规范  

Verilog HDL基础知识8之综合语句

  • 可综合语句1.要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：2.不使用initial。3.不使用#10。4.不使用循环次数不确定的循环语句，如forever、while等。5.不使用用户自定义原语（UDP元件）。6.尽量使用同步方式设计电路。7.除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。8.用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。9.所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使
  • 关键字： FPGA  verilog HDL  综合语句  

Verilog HDL基础知识7之模块例化

  • Verilog使用模块（module）的概念来代表一个基本的功能块。一个模块可以是一个元件，也可以是低层次模块的组合。常用的设计方法是使用元件构建在设计中多个地方使用的功能块，以便进行代码重用。模块通过接口（输入和输出）被高层的模块调用，但隐藏了内部的实现细节。这样就使得设计者可以方便地对某个模块进行修改，而不影响设计的其他部分。在verilog中，模块声明由关键字module开始，关键字endmodule则必须出现在模块定义的结尾。每个模块必须具有一个模块名，由它唯一地标识这个模块。模块的端口列表则描述
  • 关键字： FPGA  verilog HDL  模块例化  

Verilog HDL基础知识6之语法结构

  • 虽然 Verilog 硬件描述语言有很完整的语法结构和系统，这些语法结构的应用给设计描述带来很多方便。但是 Verilog是描述硬件电路的，它是建立在硬件电路的基础上的。有些语法结构是不能与实际硬件电路对应起来的，比如 for 循环，它是不能映射成实际的硬件电路的，因此，Verilog 硬件描述语言分为可综合和不可综合语言。下面我们就来简单的介绍一下可综合与不可综合。(1) 所谓可综合，就是我们编写的Verilog代码能够被综合器转化为相应的电路结构。因此，我们常用可综合语句来描述数字硬件电路。(2) 所
  • 关键字： FPGA  verilog HDL  语法结构  

Verilog HDL基础知识4之阻塞赋值 & 非阻塞赋值

  • 阻塞赋值语句串行块语句中的阻塞赋值语句按顺序执行，它不会阻塞其后并行块中语句的执行。阻塞赋值语句使用“=”作为赋值符。  例子 阻塞赋值语句  reg x, y, z;  reg [15:0] reg_a, reg_b;  integer count;   // 所有行为语句必须放在 initial 或 always 块内部  initial  begin          x
  • 关键字： FPGA  verilog HDL  阻塞赋值  非阻塞赋值  

Verilog HDL基础知识4之wire & reg

  • 简单来说硬件描述语言有两种用途：1、仿真，2、综合。对于wire和reg，也要从这两个角度来考虑。\从仿真的角度来说，HDL语言面对的是编译器（如Modelsim等），相当于软件思路。 这时： wire对应于连续赋值，如assignreg对应于过程赋值，如always，initial\从综合的角度来说，HDL语言面对的是综合器（如DC等），要从电路的角度来考虑。 这时：1、wire型的变量综合出来一般是一根导线；2、reg变量在always块中有两种情况：(1)、always后的敏感表中是（a or b
  • 关键字： FPGA  verilog HDL  wire  reg  

Verilog HDL基础知识3之抽象级别

  • Verilog可以在三种抽象级别上进行描述：行为级模型、RTL级模型和门级模型。行为级（behavior level）模型的特点如下。1、它是比较高级的模型，主要用于testbench。2、它着重于系统行为和算法描述，不在于系统的电路实现。3、它不可以综合出门级模型。4、它的功能描述主要采用高级语言结构，如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL级（register tr
  • 关键字： FPGA  verilog HDL  抽象级别  

Verilog HDL基础知识2之运算符

  • Verilog HDL 运算符介绍算术运算符首先我们介绍的是算术运算符，所谓算术逻辑运算符就是我们常说的加、减、乘、除等，这类运算符的抽象层级较高，从数字逻辑电路实现上来看，它们都是基于与、或、非等基础门逻辑组合实现的，如下。/是除法运算，在做整数除时向零方向舍去小数部分。%是取模运算，只可用于整数运算，而其他操作符既可用于整数运算，也可用于实数运算。例子：我们在生成时钟的时候，必须需选择合适的timescale和precision。当我们使用“PERIOD/2”计算延迟的时候，必须保证除法不会舍弃小数部
  • 关键字： FPGA  verilog HDL  运算符  

Verilog HDL简介&基础知识1

  • Verilog 是 Verilog HDL 的简称，Verilog HDL 是一种硬件描述语言（HDL：Hardware Description Language），硬件描述语言是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA)工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用
  • 关键字： FPGA  verilog HDL  EDA  
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