网际网路方案

来源：Andes

发布时间：[2015-03-24]

新兴的网络设计挑战

您是否注意到在您周围的新兴个人电子装置和家庭或办公室电子设备中，网络通讯(network communication)已成为人们日常生活的一部分了吗？大量信息交流的趋势，已然将网络通讯能力推动成为每一个电子产品的一个非常重要且关键的功 能。更进一步来看，这样的网络通讯能力显然須兼具高度灵活性(flexibility)，以期在最佳成本效益(cost effectiveness)之下处理各种泛用的网络协议，并能够适应可遇见未来的新兴技术发展。

这样的高度灵活性，一般来将需要像微处理器(microprocessor)这样有高度可编程能力(programmability)的核心元件来提供。 然而，许多传统的嵌入式处理器并没有真正针对在资源非常有限的嵌入式SoC系统(embedded SoC System)提供最佳网络效率的需求而设计，因此相关产品设计总是要在性能与成本功耗间做取舍以达到想要的组织能力。尤其是当资讯安全性 (information security)迅速成为現今网络功能的重要需求之一，这种窘境只会更糟糕。

大多数网络协议具有一些相同的基本运作，像是许多零星的协定握手程序(protocol handshaking process)，以及利用大量的记忆体存取将网络数据包传进或传出一些资料进行处理。有时候，这样的特质会造成处理器必須承担比实际数据处理更重的负 载来搬移这些需要被处理的数据。因此，以软体存取存在记忆体的网络数据所需的频宽以及其所可能造成的延迟已成为嵌入式系統设计工作首要解決的关键因素。不 幸的是，因为网络数据封包在嵌入式系统中留存的时间通常很短且重复使用率不高，这种特性会降低处理器的快取记忆体效率(cache efficiency)进而影响整体系统效率，尤其当整体软体系统效率需要依靠快取记忆体来维持时。

AndesCore™网络应用解决方案

为了提高大多数嵌入式系統的网络处理效率，AndesCore™设计了独特的记忆体存取子系統架构，大大降低记忆体存取的时间延迟，提高数据传输效率，同 时仍为整体系统软体保持最佳的可快取性(cacheability)。除了高速L1快取记忆体结构之外，AndesCore™另外结合与管道同步 (in-pipe)的Local Memory (LM)结构以提供软体更大的零延迟记忆体存取空间。

此外，这样的快速记忆体结构更结合了LM DMA，可以利用一些零碎的数据传输提前把软体处理所須的资料传送进或出LM，进而使CPU无需耗費額外的主要管道周期资源来执行需要大量记忆体资源的软 体程式。下面列表总结了AndesCore™的解决方案在网络应用方面能提供的效率优势：

CPU內部与管道同步(in-pipe)的Local Memory (LM)结构可提供软体程式高效率的单周期读取或写入存取，且不会影响快取记忆体结构的可快取性效率。

外部的in-pipe LM更进一步允许外部动态延迟(wait-state)直接控制处理器的主要管道，以使CPU执行中的应用程式能直接与外部其它硬体功能模组共用Local Memory且能同时存取记忆体资料。

虚拟定址的LM架构，消除了在核心模组(kernel modules)和使用者程式(user programs)中间为网络应用程式所做的不必要的数据封包的拷贝动作。

具有双缓冲能力(double-buffering)的內部LM DMA可以进行LM资料搬进或搬出的动作，而不影响同一时间在处理器核心执行的软体对LM做必要存取的效率。

LM DMA的运作状态可被当作CPU执行线程的本文(context)的一部分，允许在多工作业模式下随时被切换给不同的使用者程式直接操作，这样子可以去除经由系統呼叫通过作业系统服务来运用DMA作大量资料搬移的非必要效能损耗。

DMA传输和读取/写入指令的运作都支持非对齐(unaligned)资料存取，可以省略软体程式处理网络数据包(frame header)时为了对齐所做的非必要资料搬移动作。

可同时支援记忆体存取及装置暂存器存取时所須的动态端末转换(dynamic endian conversion)，满足多数网络协议处理过程中的广泛需求，得以显著的提高网络数据包的处理效率。

虚拟索引实体标签(virtual-index-physical-tag)结构的快取记忆体设计，也明显提升了网络产 品设计常用的多线程作业系统的多工切换效率。

特殊多字元读取/写入指令能帮助网络应用软体在经常性的数据包桢头处理以及排序和缓冲等作业，更有效率的完成必要的操作。

自动位址增量模式的读取/写入指令也能对网络软体常用的大量矩阵或行列资料扫描或查询等工作提供显著的效率优势。