2nm战役，台积电开始防守

如今，芯片制造技术的竞争愈发激烈。台积电与英特尔这两大巨头在 2nm 到 1nm 制程领域竞相推出更先进的制程工艺，力图抢占市场先机。

在这场先进制程的对决中，你是更为信任台积电？还是更加看好英特尔？

在技术方面，台积电以其先进的制程工艺闻名于世。从 7nm 到 3nm，台积电始终保持领先地位，不断刷新半导体工艺的极限。而英特尔虽然此前一度在制程技术上领先，但在 10nm 工艺节点上遭遇了多次延期，之后多年的工艺制程一直相对落后。

在此背景下，不少人认为，迎战台积电是英特尔的激进之举。那么英特尔为什么敢于迎战台积电呢？这两大厂商背后的推动力量又有哪些？

在了解这些因素之前需要了解一下这些年来，台积电与英特尔的竞争历史。

台积电与英特尔的竞争历史

在 PC 时代，英特尔毫无疑问是行业霸主，坐拥个人电脑和服务器的 CPU 市场。英特尔的商业模式是把芯片设计和制造牢牢捆绑在一起，设计部门不断研发迭代，设计出更新、更快的 CPU，制造部门则投入巨额资金，生产出一代又一代的新产品。

在过去的二十多年里，英特尔处理器紧扣「摩尔定律」，从 45nm、到 32nm、再到 22nm，一路都是水到渠成。

在 14nm 工艺节点之前，英特尔一直保持领先。

台积电与英特尔的 IDM 模式不同，其商业定位从一开始就很明确：只做下游的制造，不和客户在芯片设计上竞争。在台积电创办的二十余年里，一度都是以英特尔「小弟」的角色存在。

凭借持续的创新和技术积累，台积电吸引了苹果的注意。从 2014 年开始，自研芯片的苹果开始将芯片代工订单交给台积电，收获了苹果这个大客户后，台积电不但获得了技术快速进步的机会，还收获了今后十年的业务增长。此后，台积电的订单纷至沓来，高通、英伟达、AMD 等几乎所有芯片设计巨头都开始和台积电合作。台积电也逐渐有了与英特尔分庭抗礼的实力。

直至 10nm，英特尔受到良率问题的限制，其 10nm 节点没有选择 EUV，选择继续使用 ArF DUV，并且没有按照摩尔定律晶体管密度提高 2 倍，而是冒险地提高了 2.7 倍，以及在 10nm 时英特尔引入了昂贵材料钴替代铜，钴的硬度也带来了各种各样的问题。

在这个阶段，英特尔两年一次的升级规律被按下暂停键，台积电开始反超英特尔。此后从 7nm 到 3nm，参赛者从三家变成台积电和三星两家，甚至于在台积电先进制程的「诱惑」下，英特尔开始将芯片制造外包给台积电。

在台积电与三星之后的比拼中，台积电以良率优势斩获了更多的先进制程订单。三星也把提升良率列为重中之重，大力发展 3nm。就在台积电与三星围绕 3nm 先进制程激战正酣之际，沉寂已久的巨头英特尔悄然卷入这场战局，并在下一代的制程工艺中向台积电发起挑战。

不少人认为，英特尔此举过于激进，毕竟在先进制程领域它已落后多年。不过英特尔首席执行官帕特·基辛格却表示，英特尔将在未来几年击败台积电。

英特尔反击的两大驱动因素

笔者认为基辛格下此决心原因有二，其一为帕特·基辛格对两家公司当前的差距有着深入分析和更为清楚认知，这让他能够更好地评估英特尔和台积电的优劣势。

外界宣言台积电当前的工艺制程已发展至 3nm，相比之下，英特尔目前还停留在 Intel 4（5nm）制程阶段。实则鲜有人知道，如今工艺制程的命名，本身就是一场「游戏」。

在 1990 年之前，栅极长度的减小几乎完全线性，每代晶体管的长和宽都是上一代的 0.7 倍（长度 0.7*宽度 0.7=0.49），也就是单个晶体管的面积缩小到原来的 0.5 倍，印证摩尔定律晶体管密度翻倍的描述。比如 180nm>130nm>90nm>65nm>45nm>32nm>22nm，其中「X」指的就是芯片栅极的长度，也就是 MOS 晶体管的源极到漏极的距离。随着先进制程的数字越小，对应的晶体管密度越大，芯片功耗也就越低，性能则越高。

在之后的技术演进中，制程节点减小速度加快，大约为 0.72 倍，并且不再完全线性。场效应晶体管也逐渐脱离原本固定的结构，比如 FinFET 的空间结构晶体管出现，沟道变成了三维环绕，沟道长度逐渐不能代表工艺的最高精度。7nm、5nm、3nm 也不再是沟道长度的代表，它作为一个等效长度，只是一个数字。

此后，台积电和三星两大芯片制造商的制程命名规则也在悄然之中发生变化。

英特尔在 10nm 制程的栅极间距是台积电和三星在 7nm 才能达到的技术水平；即使是在逻辑晶体管密度的对比中，英特尔也占据着相当的优势。10nm 时英特尔的逻辑晶体管密度大约 1.01 亿个/mm2，台积电只有 0.48 亿个/mm2。

值得注意的是，各家在各项指标的计算方式上也存在一些不同。

正如台积电的研究副总裁的 Philip Wong 在 Hot Chips 31 上所说：现在「Xnm」代表的只是技术的迭代，就像汽车型号一样不具有明确的意义。这也是后来英特尔「芯片新工艺命名新规」，采用 Intel 7、Intel 4、Intel 3、Intel 20A、Intel 18A 等规则来重新定义芯片制程工艺的原因。芯片的工艺先进性也不能只通过多少纳米制程来判断。

毋庸置疑的是，台积电在先进制程的步伐确实要更快且更稳，多年来台积电积累的丰厚订单，无疑为其提供了巨大的动力和资源，不断推动其在技术研发和良品率提升方面取得更大的突破。因此想要挑战台积电也绝非易事。

其二，不管是技术创新还是产能储备，英特尔都酝酿已久，英特尔正在静候时机打响这场反击战。接下来看一看，英特尔都准备了哪些「大招」准备迎战台积电？

为了迎战台积电，英特尔做了哪些准备？

分拆代工业务

2023 年 6 月，英特尔发布新闻稿宣布组织架构重组，旗下制造业务（包括现有的自用的 IDM 制造及晶圆代工业务（IFS））未来将独立运作并产生利润。而在这种新的「内部代工厂」模式中，英特尔的产品业务部门将以与无晶圆厂半导体公司（Fabless）与外部晶圆代工厂类似的合作方式与公司制造业务集团进行合作。

英特尔分拆代工业务优势也有二。其一为降本增效。在帕特·基辛格的计划中分拆之后，2023 年可以节省 30 亿美元成本，贡献 6% 的利润。2023 年代工收入将超过 200 亿美元，取代三星，成为全球第二大的代工厂。未来三年减少 300 亿美元的成本，到 2025 年可以节省 80 亿~100 亿美元。并且分拆代工业务后，英特尔可以像 AMD 那样选择台积电等代工厂进行芯片制造，利用代工厂最新的制造技术，提高芯片性能和降低成本。这将使英特尔在市场上更有竞争力，能够更好地应对 AMD 等竞争对手的挑战。

其二，分拆代工业务可以避免与客户产生竞争，因为英特尔在调查中发现，所有潜在的代工业务大客户都表示如果需要同英特尔自身竞争代工资源，那么就不会选择英特尔的代工服务。不仅如此，为打消代工客户的顾虑，英特尔将设置防火墙区分客户信息，保护客户敏感设计数据。如此一来，日后英特尔便有望获得来自苹果、英伟达等芯片大厂的先进制程订单。

引入背面供电技术和 RibbonFET

基辛格在 2023 年 12 月的采访中强调了 18A 工艺（1.8nm）与台积电的 N2（2nm）节点。18A 和 N2 都将利用 GAA 晶体管 (RibbonFET)，18A 将采用 BSPND（背面供电网络），一种可优化功率和时钟的背面功率传输技术。

背面供电技术是一项颇具潜力的创新，英特尔成为首家将其实践应用的公司，通过将电力传送到芯片背面而非正面，为热管理和整体性能提供了优势。有效的散热和电力传输有助于优化芯片布局和设计，改进功能和热量分布。

PowerVia 是一项完全革命性的技术。对于大多数读者来说最好的类比是 EUV。早在 2019 年台积电就开始在芯片量产中使用 EUV 光刻机，要知道 EUV 带来的是全新的挑战，特别是 EUV 掩模污染和一些抗蚀剂等一系列难以解决的全新问题。而英特尔在 2023 年量产 Intel4 时才使用到 EUV。

BSPDN 也需要进行类似幅度的流程改进。据悉，台积电插入 BSPDN 最晚可能会在 2026 年发生。在未来几年，BSPDN 有可能拥有多种设计优势的机会，英特尔也很有可能领跑 PowerVia。

基辛格指出，英特尔在背面供电技术方面提供了更好的面积效率。这意味着更低的成本、更好的动力输出和更高的性能。他认为 Intel 18A 略微领先于 N2，因为其晶体管更强大且功率传输能力更强。此外，与台积电相比，英特尔可以提供更有竞争力的价格优势。

拿下首套 High-NA EUV

近日，英特尔宣布，已经接收市场首套具有 0.55 数值孔径（High-NA）的 ASML 极紫外光刻机，预计在未来两到三年内用于 Intel18A 工艺技术之后的制程节点。

相较之下，台积电则采取更加谨慎的策略，业界预计台积电可能要到 A1.4 制程，或者是 2030 年之后才会采用 High-NA EUV 光刻机。

根据此前报道，ASML 将在 2024 年生产最多 10 台新一代高 NA EUV 光刻机，其中 Intel 就预定了多达 6 台。业界指出，至少在初期，High-NA EUV 的成本可能高于 Low-NA EUV，这也是台积电暂时观望的原因，台积电更倾向于采用成本更低的成熟技术，以确保产品竞争力。High-NA EUV 需要更高的光源功率才能驱动更精细的曝光尺寸，这会加速投影光学器件和光罩的磨损，抵消了更高产能的优势。

但是可以确定的是，在高数值孔径学习方面，英特尔将领先于其竞争对手，这将为其带来多项优势。具体来说，由于英特尔很可能是第一家使用高数值孔径工具启动大批量生产的公司，因此晶圆厂工具生态系统将不可避免地遵循其要求。上述要求可能会转化为行业标准，这可能会使英特尔比台积电和三星更具优势。

扩产先进封装

英特尔积极投入先进制程研发之际，在先进封装领域同步火力全开。

2023 年英特尔扩增了其位于马来西亚的先进封装产能，目标是在 2025 年将先进封装的产能较当前提升 4 倍。外界预期，英特尔结合先进制程与先进封装能力后，「一条龙生产」实力大增，在晶圆代工领域更具竞争力。

台积电、三星都在积极布局先进封装技术。台积电方面，主打「3D Fabric」先进封装，包括 InFo、CoWoS 与 SoIC 方案；三星也发展 I-cube、X-Cube 等封装技术。英特尔的先进封装技术包括 2.5D EMIB 与 3D Foveros 方案。

英特尔并未透露现阶段其 3D Foveros 封装总产能，仅强调除了在美国俄勒冈州与新墨西哥州之外，在未来的槟城新厂也有相关产能建置，这三个据点的 3D 封装产能合计将于 2025 年时增为目前的四倍。英特尔副总裁 Robin Martin 表示，未来槟城新厂将会成为英特尔最大的 3D Foveros 先进封装据点。

随着先进制程的演进，小芯片（Chiplet）与异质整合的发展趋势明确，外界认为，英特尔的 2.5D／3D 先进封装布局除了强化自身处理器等产品实力之外，也是其未来争取更多晶圆代工服务生意的一大卖点。

量产时间更早

按照英特尔新的说法，采用 Intel 18A 工艺制造的芯片将会在 2024 年第一季度出现，首批量产产品会在 2024 年下半年上市。相比之下，台积电的 N2 工艺要等到 2025 年下半年才量产，理论上英特尔在时间上还要领先一年。

面对英特尔的一系列重拳出击，台积电又怎么看？

台积电多项先发优势加身

面对英特尔的挑战，台积电并未示弱。

台积电总裁魏哲家表示，根据内部评估，N3P 工艺在性能与能效上与 Intel 18A 技术相当，但上市时间更早，技术上也更为成熟，而且成本还要低得多。同时还重申台积电的 N2 工艺优于竞争对手的 Intel 18A，2025 年推出时将成为半导体行业最先进的技术。

台积电计划在 2nm 制程节点采用 GAAFET 晶体管，同时将会在 2026 年发布的 N2P 工艺引进 Nanosheet GAA 晶体管并添加背面电源轨技术，制造的过程仍依赖于现有的 EUV 光刻技术。台积电认为引入新一代技术后，N2 工艺将在功率、性能、面积上全面胜出。

多项技术优势的积累

在与三星的 3nm 制程竞赛中，台积电并没有急于使用 GAAFET。凭借工艺领先性和生产良率上的技术优势和积累完全有实力与采用 MBCFET（三星的多桥沟道晶场效应晶体管技术，可归类为 GAA 技术）架构的三星抗衡。

台积电的成功源于多项技术优势的积累。首先是其长期投入获得领先的技术研发优势。比如，为配合新制程工艺的良率，台积电在 Nano-Sheet 结构上面，已经成功生产出了 32 Mb nano-sheet 的 SRAM，在低电压功耗上面具有明显优势；在 2D 材料上，台积电基于包括硫化钼和硫化钨在内的 2D 硫化材料获得性能非常高的 On-current；在电源管理上，台积电的研究人员用碳纳米管嵌入到一个 CMOS 的设计中，用来替代 Power Gating 的控制电流作用，给未来的进一步微缩提供新的思路。

其次是对工艺流程的优化改造。为了应对摩尔定律接近失效的危机，仅仅从微缩晶体管，提高密度以提升芯片性能的角度正在失效。台积电推动了多项前段和后段的 3D 封装技术，来提升芯片性能。比如在芯片制造前段实现的 SOIC 3D 堆叠技术，在后段实现的 CoWoS 和 InFo 的 3D 封装技术。这些技术在帮助实现晶体管微缩的同时，进一步提高了良率。

首次使用 GAA

台积电在 2nm 制程中首次使用的 GAAFET 技术，区别于 3nm 和 5nm 制程所采用的鳍式场效晶体管（FinFET）架构，GAAFET 架构是以环绕闸极（GAA）制程为基础的架构，可以解决 FinFETch 因为制程微缩而产生的电流控制漏电等物理极限问题。

台积电被广泛认为是一个保守但稳健的制程技术开发者，他们倾向于确保新技术的成熟和可靠性，然后再进行部署，而不是急于将新技术推向市场。这种方法可以降低技术失败的风险，提高其芯片的产量和质量，从而确保客户的满意度。例如，三星在 2018 年开始在其 7nm 工艺中使用 EUV，然而台积电选择等待。直到 EUV 工具的稳定性和成熟性得到确认，以及相关问题得到解决或至少得到确定，才在 2019 年的 N7+工艺中开始使用 EUV。

这种谨慎的方法有助于台积电确保其制程技术的稳定性和可预测性，从而提供高质量的芯片给其客户。

台积电本次使用 GAA 想必是做好了充分的准备和规划，2nm 世代或许有望看到台积电新一轮爆发。

台积电 N2 是 N3 的延伸

台积电的 2nm 技术是 3nm 技术的延续。一直以来，台积电坚定地遵循着每一步一个工艺节点的演进策略，稳扎稳打，不断突破。如今，在迈向 2nm 制造的征程中，我们可以预见，它将承袭 3nm 技术的众多优势，如同接力赛中的优秀接力手，将前一棒的优秀成果传递至下一棒。因此在这场先进制程大战中，台积电不管是技术的成熟度还是良率的把控都有着先发的优势。

客户的信任

台积电的成功不仅取决于先进的芯片制造技术，更取决于其只做代工的经营模式、良好的良率以及客户的信任。在 3nm 世代，台积电的报价超过 2 万美元，较 4nm/5nm 代工价格高出 4000 美元。这种高价让许多客户望而生畏，然而苹果仍然选择台积电代工，并占用了所有的产能。尽管三星力图在晶圆代工领域超越台积电，但台积电依然保持着绝对的领先地位，承接了市场上大部分的 3nm 订单。如今除了苹果以外，英伟达、AMD、高通和联发科等客户都计划购买第二代 3 纳米工艺（N3E）产能。

不过需要注意的是，芯片制造商为了掌握更多的话语权想必也不希望芯片制造环节一家独大，一旦英特尔先进制程芯片的良品率等数据优于或者只是跟台积电持平，那么苹果、高通、英伟达等众多美企大概率会选择英特尔。毕竟此前英伟达高管就明确表态，愿意考虑让英特尔代工芯片。

最后英特尔与台积电之间的制程技术之争无疑将成为未来几年半导体产业关注的焦点。从目前披露的时间线来看，针对 2nm 制程的研发答案将于 2025 年揭晓。未来技术如何演变？我们拭目以待。同样我们也期待着在 2025 年及以后的时间里，看到更多的创新和技术突破。