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(6)CMOS异或门

图2-30(a)所示为异或门，图2-30(b)为逻辑符号。

图2-30 CMOS 异或门及逻辑符号

当输入A=B=0或A=B=1时，即输入信号相同，输出Y=0;当输入A=1或B=1时，即输入信号不同，输出Y=1。其真值表如表2-2所示。

表2-2 异或门真值表

3.复合门电路

除了上述介绍的逻辑门电路外，还有或非门、异或门、同或门等，表2-3是基本门和常用复合门的逻辑符号、逻辑表达式及逻辑功能。

表2-3 基本门和常用复合门的对照表

二、组合逻辑电路

逻辑电路在任何时刻的输出状态只取决于这一时刻的输入状态，而与电路的原来状态无关，则该电路称为组合逻辑电路。

1.组合逻辑电路的分析方法

(1)分析步骤

① 根据给定的逻辑电路写出输出逻辑关系式。一般从输入端向输出端逐级写出各个门输出对其输入的逻辑表达式，从而写出整个逻辑电路的输出对输入变量的逻辑函数式。必要时，可进行化简，求出输出逻辑函数式。

② 列出逻辑函数的真值表。将输入变量的状态以自然二进制数顺序的各种取值组合代入输出逻辑函数式，求出相应的输出状态，并填入表中，即得真值表。

③ 根据真值表和逻辑表达式对逻辑电路进行分析，最后确定其功能。

(2)分析举例

分析图2-31所示逻辑电路的功能。

图2-31 逻辑电路

① 写出输出逻辑函数表达式：

② 列出逻辑函数的真值表。将输入A、B、C取值的各种组合代入式(2-5)中，求出输出Y的值。由此列出真值表，见表2-4。

表2-4 真值表

续表

③ 逻辑功能分析。由表2-4可知：在输入A、B、C这3个变量中，有奇数个1时，输出Y为1，否则Y为0，由此可知，图2-34为这3位奇校验电路。

2.组合逻辑电路的设计方法

(1)设计步骤

组合逻辑电路的设计，应以电路简单、所用器件最少为目标，其设计步骤为：

① 分析设计要求，列出真值表;

② 根据真值表写出输出逻辑函数表达式;

③ 对输出逻辑函数进行化简;

④ 根据最简输出逻辑函数式画逻辑图。

(2)设计举例

设计一个A、B、C3个人表决电路。当表决某个提案时，多数人同意，提案通过，同时A具有否决权。用与非门实现。

① 分析设计要求，列出真值表，见表2-5。设A、B、C同意提案用1表示，不同意用0表示，Y为表决结果，提案通过为1，通不过为0。

表2-5 真值表

续表

② 将输出逻辑函数化简，变换为与非表达式。由图 2-32 的卡诺图进行化简，可得

图2-32 卡诺图

将上式变化为与非表达式

③ 根据输出逻辑函数式(2-6)画逻辑图，如图2-33所示。

3.组合逻辑电路中的竞争冒险

(1)竞争冒险现象及其产生的原因

信号通过导线和门电路时，都存在时间的延迟，信号发生变化时也有一定的上升时间和下降时间。因此，同一个门的一组输入信号，通过不同数目的门，经过不同长度导线的传输，到达门输入端的时间会有先有后，这种现象称为竞争。

图2-33 逻辑电路

逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲(又称过渡干扰脉冲)的现象，称为冒险。如图2-34所示。

图2-34 产生正尖峰干扰脉冲冒险

(2)冒险现象的判别

在组合逻辑电路中，是否存在冒险现象，可通过逻辑函数来判别。如果根据组合逻辑电路写出的输出逻辑函数在一定条件下可简化成下列两种形式时，则该组合逻辑电路存在冒险现象，即：

例如，函数式

，在A=C=0时，

。若直接根据这个逻辑表达式组成逻辑电路，则可能出现竞争冒险。

(3)消除冒险现象的方法

①增加多余项。例如：

，当A=1，C=1时，存在着竞争冒险。根据逻辑代数的基本公式，增加一项 AC，函数式不变，却消除了竞争冒险，即

。

② 加封锁脉冲。在输入信号产生竞争冒险时间内，引入一个脉冲将可能产生尖峰干扰脉冲的门封锁住。封锁脉冲应在输入信号转换前到来，转换后消失。

③ 加选通脉冲。对输入可能产生尖峰干扰脉冲的门电路增加一个接选通信号的输入端，只有在输入信号转换完成并稳定后，才引入选通脉冲将它打开，此时才允许有输出。

④ 接入滤波电容。如果逻辑电路在较慢速度下工作，可以在输出端并联一电容器。由于尖峰干扰脉冲的宽度一般都很窄，因此用电容即可吸收掉尖峰干扰脉冲。

⑤ 修改逻辑设计。

三、时序逻辑电路

与组合逻辑电路不同，时序逻辑电路在任何一个时刻的输出状态不仅取决于当时的输入信号，而且还取决于电路原来的状态。

1.同步时序逻辑电路的分析方法

(1)分析步骤

① 写方程式。写出时序逻辑电路的输出逻辑表达式(即输出方程)、各触发器输入端的逻辑表达式(即驱动方程)和时序逻辑电路的状态方程。

② 列状态转换真值表。将电路现状的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。

③ 逻辑功能的说明。根据状态转换真值表来说明电路的逻辑功能。

④ 画出状态图和时序图。

(2)分析举例

分析图 2-35 所示电路的逻辑功能，并画出状态转换图和时序图。

图2-35 待分析逻辑电路图

① 写方程式：

输出方程：

驱动方程：

状态方程：将驱动方程式代入 JK 触发器的特性方程Qn+1=

，得到电路的状态方程为

②列状态转换真值表：该电路的现状为

，代入输出方程(2-9)和状态方程(2-11)中进行计算后得 Y=0 和

，然后再将001当作现态代入状态方程式(2-11)，得

，以此类推。可求得可求得表2-6所示的状态转换真值表。

表2-6 状态转换真值表

③ 逻辑功能说明：由表2-6可看出，图2-35所示电路在输入第六个计数脉冲CP，返回原来的状态，同时输出端Y输出一个进位脉冲。因此，该电路为同步六进制计数器。

图2-36 状态转换图和时序图

④ 画状态转换图和时序图。根据表2-6可画出图2-36(a)所示的状态转换图。图中的圆圈内表示电路一个状态，箭头表示状态转换方向，箭头线上方标注X/Y为转换条件，X为转换前输入变量的取值， Y为输出值，由于本例没有输入变量，故X未标上数值。

2.同步时序逻辑电路的设计方法

同步时序逻辑电路的设计和分析正好相反，根据给定逻辑功能的要求，设计同步时序逻辑电路。设计的关键是根据设计要求确定状态转换的规律和求出各触发器的驱动方程。