漫谈示波器的DDC（数字下变频）技术

作者：时间：2017-02-06 来源：网络

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图5 R&S数字示波器对调制信号处理流程

图5显示了R&S示波器对调制信号的处理流程，其中I/Q解调模块如图6所示。

图6 R&S数字示波器I/Q解调模块

R&S数字示波器在前端的ADC始终保持对射频信号以最高实时采样率进行采集（如10GSa/s或20GSa/s），转换成数字信号后再通过I/Q解调模块对数字化后的射频信号进行数字下变频、滤波得到频率较低的基带信号，最后通过重采样降低数据量，存储下来送到软件进行处理。

I/Q解调模块主要由DDC构成，包括NCO、乘法器、低通滤波器和重采样几个部分构成，如图6所示。NCO负责生成本振频率，在“Carrier freq.”处设置。一般设置为与射频载波相同的频率，设置好后，NCO及产生两路正交频率相同的信号。两路正交信号分别与射频信号相乘，通过滤波得到正交的两路基带信号。滤波带宽可在“Rel.BW”处设置。在“Sample rate”处设置重采样率，最后经过重采样将基带信号保存下来。通过该种处理方式，一是可以省去软件中进行I/Q解调的处理过程。更重要的是，在示波器存储空间有限的情况下，可以存储分析更长时间的信号。例如针对本小节开头的问题，对于载波频率300MHz，调制带宽2MHz的信号，通过设置“Carrier freq.”即本振频率跟载波频率一样，为300MHz，那么经过下变频后信号变为基带，带宽就只有2MHz。重采样率“Sample rate”设置也以2倍关系来算，那么只需设置为2×2=4MSa/s。存储深度仍假设为10MSa，那么可采集和分析的信号时间则为10MSa / (4MSa/s) = 2.5s !!! 时间长度一下就提高了150倍以上！

对于如此高效的利用存储空间，有些朋友很是吃惊，也不免有些难以理解。可能会认为，即使加入了DDC结构，也还是数字信号处理，在前端仍存在着ADC。也就是说示波器仍需在前端对射频信号采样，仍需对射频信号满足2倍的奈奎斯特定理，那么计算下来，也只能存储16.6ms的信号，哪里来的2.5s呢。我们再仔细分析一下信号处理流程就能知晓其中的缘由。

图7 一般认为的信号处理流程

一般认为的信号处理流程如图7所示。对于这种结构，就如上面所理解的一样，这种情况下即使使用了DDC，仍需先将射频采集的信号先存储下来，因此还是会受高采样率的影响。对于上述例子，只能存储16.6ms的信号。但R&S示波器真正的处理流程却如图8所示。

图8 R&S示波器信号处理流程

在射频前端，ADC一直保持最高的实时采样率，比如10GSa/s，这样就不会造成信号混叠。经过采样后的数字信号直接送至DDC进行数字下变频。由于R&S示波器的DDC采用硬件实现，速度快，因此能进行实时处理，处理完后直接存储下来。通过这种实时的DDC处理，便能很好的节约存储空间，实现如上例所述的2.5s信号存储。

对此，我们进行以下实验。

首先通过信号源生成载波频率为3GHz的射频脉冲信号，调制脉冲宽度为0.4ms，脉冲重复周期为1ms。设置如图9所示：