基于FPGA的IRTG-B码编解码器的设计与实现

3 IRRIG-B解码模块设计
3．1 锁相环PLL模块
PLL锁相环模块用于实现系统同步功能，以使外部信号脉冲和提供的标准时钟脉冲相位同步，从而实现输入信号频率对标准信号频率的自动跟踪。PLL主要由鉴相器(PD)、环路滤波器(LPF)和压控振荡器(VCO)等三个基本部件组成。本文选用Ouartus II软件中宏功能库中自带的PIX模块来实现其相位同步功能。
3．2 IRIG-B解码模块
对IRIG-B码进行解码就是将B中包含的标准时间信号和天、时、分、秒信息提取出来。解码的关键在于判别IRIG-B码的帧开始标志位和相应的秒、时、分、天的位置和信息。通过检测B码中各个码元的宽度(高电平)，可以判断相应的时间信息。该模块可完成对IRIG-B码的宽度检测。如果宽度为8，则确定是位置识别标志，如果检测到两个连续的宽度都是8，第二个宽度为8的脉冲则作为帧开始标志位。如果宽度为5，则对应的数值为“1”，如果宽度为2，则对应的数值为“0”。
本设计采用10 kHz基准信号来采样IRIG-B码信号以提取码元相关信息。由于10kHz与外部频率脉冲不能完全同步，有一定时间误差。所以，利用10 kHz脉冲信号来采样B码信号，可使三种码元不会出现重叠，从而可以提高采样精度。在捕获方式下，当满足捕获条件时，硬件可自动将计数器中的数据写入存储器中，当B码信号的上升沿到来时，计数器开始计数，下降沿到来时则停止计数，并通过采样计数数值范围来判断对应的码元，从而将直流码解出。表1所列是用10kHz采样B码的信息表，图7所示是IRIG-B解码模块示意图。

3．3 双端口RAM和控制模块
本系统中的RAM模块主要完成时间信息的存储，RAM通过读写控制信号来进行读写控制。当读写信号为高电平时进行写操作，此时可以通过写地址线控制把数据存储到相应的存储单元中；为低电平时则进行读操作，此时可通过读地址线控制把相应存储单元的数据读出。从而完成整个数据存储的读取，图8所示是该双端口RAM和控制模块的示意图。

4 结束语
基于FPGA的IRIG-B码编解码器有利于硬件电路的简化并缩短开发周期，同时其工作稳定，可靠性高，可提供精确时间信息，在工程实践中得到日益广泛的应用。本系统采用模块化设计，其系统的各个模块之间有较好的关联性，又有一定的独立性，便于后期对系统功能的扩展。当以串行方式进行数据传输，用一个I／O端口即可完成数据的接收和发送，因而既节省系统资源，又可解决并行传输通道之间的相互干扰问题。