宽带信道化接收机研究与实现
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3 信道化接收机硬件平台
3．1 硬件系统
由矢量信号源(JUNG JIN SG-1710)产生0～200 MHz的信号，经过变压器后进入A／D，输出LVDS数据和同步时钟给FPGA。通过压控振荡器，产生200MHz的差分时钟驱动A／D。A／D转换器选取LTC2242-10，它是Linear公司推出的10位250 MSPS，高IF采样模／数转换器，该器件提供1.2GHz模拟输入带宽，需要2.5V的工作电源。FPGA采用的是Altera公司的StratixⅡ系列的EP2S60F484，等级为C5。压控振荡器采用A／D公司的AD9516-3，AD9516-3提供多路输出时钟分配功能，具有亚皮秒级抖动性能，还配有片内集成锁相环(PLL)和电压控制振荡器(VCO)。AD-9516-3提供4路LVDS输出的工作频率达800 MHz，在该系统中LVDS输出200 MHz的时钟驱动A／D。系统硬件框图如图6所示。本文引用地址：//www.cghlg.com/article/191185.htm
3．2 硬件系统实现
根据多项滤波器组理论和Matlab程序仿真的结果，在FPGA内部实现宽带信号的信道化。中频化的信号通过变压器经AD采集后输出差分数据。由图2数字信道化接收机实现框图可知，在0～200 MHz的范围内均匀信道化成16个信道，因此需要对数据进行16／2即8倍的抽取，又由于100～200 MHz是0～100 MHz的镜像，所以8信道是0信道的一个延迟，9信道是1信道的一个延迟，以此类推，15信道是7信道的一个延迟。所以经过抽取的数据将出现50％的覆盖，在FPGA内部的实现方法如图7所示。
图7中每个单元为10位的D触发器，第一级采用一个时钟clk8x，第二和第三级采用时钟clk1x，即为第一级时钟的8分频，时钟的分频和相位设置可以通过FPGA内部的PLL设置。
根据图2，抽取到的数据需要滤波，根据多项滤波理论，抽取后的每个信道需要和原型低通滤波器的系数做卷积。由图4可知该FIR滤波器的特性，根据Matlab计算得到该滤波器的96阶系数，经过8倍抽取和2倍内插补0，生成16×12的矩阵。得到的矩阵的每一行作为相应信道的卷积系数，卷积的实现过程如图8所示。
图8中第一级的模块为10位的D触发器，第二级为乘法器，第三级为加法器，每一级的时钟采用相同的时钟。
由于多项滤波结构的特性，每个信道卷积后需要做并行的FFT计算，所以不能使用QuartusⅡ自带的IP核FFT模块，因为其自带FFT模块是串行计算的，而且最小支持64点的计算。
FFT的程序编写由复数乘法器和D触发器组成，这里用到16点的FFT有4级，每一级都要舍位保留一位符号位，因为无限制的保留数据位会造成FPGA的资源不够，所以不仅需要通过计算调整舍位，还要确保精度。
图9和图10显示了A／D采集到的数据和信道化后的数据。
图9为矢量信号源发生器产生的在第0个信道上的正弦信号，显示的是经过A／D采集后FPGA读取到的数字信号用SignalTapⅡ显示。
4 结论
文中给出宽带信道化接收机在Matlab环境下的算法和精度仿真，验证了算法的可行性。并根据软件无线电思想搭建信道化接收机硬件平台，实现了宽带信号的信道化，实现了对0～100 MHz频率范围的中频信号8信道的数字信道化。根据仿真结果和实际硬件测量得到的结果，表明该信道化接收机具有良好的检测能力，也证明宽带信道化接收机的在非协作通信中的检测能力和应用意义。
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