基于FPGA的SRAM自测试研究
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4 SRAM自测试电路的实现
SRAM自测试电路是为了检测存储器的好坏和修复错误存储单元而对其进行自检的。文中自测试电路是由FPGA构成，通过响应计算机系统的控制信号，由其产生一套完整的自检测试电路。
4.1 硬件描述语言
测试电路的产生可以通过硬件描述语言Verilog编程实现。用Verilog来进行电路设计，设计者可以进行各种级别的逻辑设计，以及数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。
采用硬件描述语言进行设计时，由于硬件描述语言的标准化，可以很容易地把完成的设计移植到不同厂家的不同芯片中去，并在不同规模应用时较容易地作修改。它的信号位数是很容易改变的，可以很容易地对它进行修改，来适应不同规模的应用。在仿真验证时，仿真测试矢量还可以用同一种描述语言来完成，因为采用硬件描述语言综合器生成的数字逻辑是一种标准的电子设计互换格式(EDIF)文件，独立于所采用的实现工艺。有关工艺参数的描述可以通过硬件描述语言提供的属性表达，然后利用不同厂家的布局布线工具，在不同工艺的芯片上实现。
4.2 系统硬件
计算机系统包含有多个外围设备，在本系统中计算机与SRAM之间的通信通过FPGA来传递，计算机对FPGA的操作也就是对SRAM的操作。系统硬件电路结构框图如图1所示。
图1 系统硬件电路结构框图
图中的start信号线是测试启动信号，上升沿有效；end信号线是测试结束信号线，上升沿有效；error是SRAM故障信号，高电平有效；addr为地址总线；data为数据总线；r/w为读/写信号线。系统时序图如图2所示，其中阴影部分为未知区域。
图2 系统时序图
在系统正常工作时，计算机系统首先将地址信号、数据信号和读写控制信号传至FPGA，通过FPGA内部电路进行处理后将信号传递到SRAM端；当start信号线有效时，FPGA启动自检电路对SRAM进行故障检测，并进行故障自校正；测试结束后输出end有效信号，对于无法修复的故障则使error信号线有效。
4.3自检电路硬件设计
由FPGA构成的自检电路主要包括检测控制电路、数据分析器和地址自校正器等部分[8]，是对SRAM进行检测的关键。SRAM自检电路系统结构框图如图3所示[910]。
图3 SRAM自检电路系统结构框图
测试电路工作机制为在start信号有效时，自检电路进入自检状态[11]，自检模块的控制器部分首先通过使能信号cs1启动地址校正器内的自检电路，屏蔽MCU_addr信号使test_addr、test_end和clk2工作；同时通过cs2启动数据分析器，控制器具有产生地址和测试向量的电路，测试地址通过地址校正器输出，测试向量通过SRAM_data数据线输出，通过控制线r/w进行SRAM的读写，并通过数据分析器将读到的数据进行分析；若有故障，则通过addr_error信号线通知地址校正器进行校正。在控制器按照March C算法进行测试完毕后，通过test_end信号线通知地址校正器，并使使能信号cs1和cs2无效。地址校正器接收到结束信号后，将故障单元映射到备用的SRAM存储单元，若出现故障单元超出备用部分个数或其他无法完成映射的情况，则地址校正器输出error信号。自检模块故障检测完毕后进入正常工作状态。
5 结论
本文简要地介绍了在SRAM中常见的若干故障模型，以及常用的测试方法， 最后提出了一种运用由FPGA构成的存储器自测试电路对SRAM进行检测的方法。该检测模块不仅具有对存储器故障检测的功能，而且还能将产生故障的单元进行自校正，保证系统的稳定运行。当系统有无法修复的故障时，该模块会发出故障信号。通过SRAM自检测电路的设计既提高了系统的稳定性，又大大地降低了系统的故障率。该系统测试电路由硬件描述语言编程而来，所以测试电路具有很强的灵活性，便于以后的进一步设计。本文引用地址：//www.cghlg.com/article/189704.htm
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