基于FPGA和DSP的微振动传感器信号采集系统设计
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2．2．2 EDMA3控制器
TMS320C6747内的EDMA3控制器是一个高效的数据传输引擎，可在没有CPU参与的前提下，完成DSP存储空间内的数据转移，保证CPU核心专注于信号处理算法的运算。
EDMA3传输有3种触发方式：事件触发、连锁触发和CPU触发。本系统设计选择事件触发，FPGA内FIFO的half_full输出信号和DSP的GP4[2]相连，满足条件会自动触发一个EDMA请求，执行对应于参数RAM的数据传输。
EDMA3数据传输的控制通过设置参数RAM来实现。本系统设计设置OPT=0x0010000C。其中TCINTEN位置1，当最后传输事务完成之后会触发DSP系统的EDMA中断；STATIC位置1，在EDMA事务传输请求完成之后参数RAM不会被更新或者链接到别的参数RAM；SYNCDIM位置1，EDMA传输类型是二维，每一个传输请求传输BCNT x ACNT字节。
为使EDMA事件传输及中断能够被触发并顺利执行，本系统设计进行下列配置：
(1)GPIO4[2]配置为边沿触发，且打开中断使能；
(2)对EDMA寄存器EESR相应位写1，使EER相应位置1，使EDMA3CC监测外部触发事件；
(3)配置EDMA的参数RAM并写进配置寄存器，定义EDMA数据传输的参数；
(4)配置EDMA寄存器DMAQNUM，映射GP4[2]中断对应的28号事件到队列0；
(5)配置EDMA寄存器DRAE[1]，使能EDMA传输完成产生的中断；
(6)置EDMA寄存器IER相应位为1，使对应通道的传输完成能触发EDMA中断；
(7)DSP控制寄存器IER．NMIE置1，使能DSP所有非重启的中断；
(8)DSP控制寄存器CSR．GIE置1，打开DSP中断的总开关。
2．3 FPGA和DSP接口
系统设计采用FPGA和DSP双核心，FPGA在并行运算方面有很高的效率，可负责控制信号的采集和预处理，而DSP擅长信号处理，负责信号的算法，保证系统的高效运行。FPGA和DSP的接口设计是保证两者进行有效通信的关键。
本系统设计中DSP通过EMIFA和FPGA相连的物理接口如图2所示。接口的信号线可分3部分：DSP对FPGA的控制线，FPGA通知DSP的中断信号线和数据线。本文引用地址：//www.cghlg.com/article/189702.htm
(1)控制线：在FPGA内部和DSP相连的是一个输出FIFO，它的片选信号、时钟信号和写使能信号对应于TMS320C6747的信号EMA_CS3，EMA_ CLK，EMA_WE信号；而读使能信号由EMA_OE，EMA_CS3和EMA_CLK共同产生，因为EMIFA的每一个读时序包含多个EMA_CLK时钟周期，在EMA_OE有效电平期间，FIFO的读使能信号只能持续一个时钟周期，否则多个数据将被读出。
(2)中断信号线：FIFO的信号线half_full和C6747的其中一个通用管脚GP4[2]相连，通过配置GPIO的配置寄存器SET_RIS_TRIG45，CLR_ FAL_TRIG45和BINTEN，GPIO4[2]电平由低到高的变化将会产生中断。
(3)数据线：EMIFA的数据线是16位，12位的FIFO的输出数据线直接和EMIFA的EMA_D低12位相连，在FPGA中配置与EMA_D高4位相连的管脚一直为0。
3 软件设计
系统软件设计包括FPGA模块和DSP模块的软件流程控制，FPGA模块内部主要是FIFO设计，控制数据的采集以及配合DSP进行通信，而在DSP模块中主要包含EDMA数据传输控制和算法处理。
3．1 FPGA的FIFO
FPGA模块采用Xilinx公司的XC4VSX35型号，其内部设计有DCM模块和FIFO模块。DCM模块和外部的晶振相连，引入时钟信号，通过DCM输出时钟信号给AD9235作时钟信号以及FPGA内部FIFO的写时钟信号。FIFO模块设有相互独立的读写时钟，是异步读写方式，能够协调模／数转换模块和DSP模块之间的工作，把数据从模／数转换模块的输出转移到DSP模块。
FIFO模块采用XC4VSX35内部的Block RAM，通过IP核配置的方式，生成所需的FIFO缓冲存储器，FIFO的写入时钟由FPGA内部的DCM提供。在写入时钟的控制下AD9235的输出数据写入FIFO缓冲器，当FIFO内数据数量达到设定值时，FIFO的half_full信号线电平由低转高，以GPIO中断的方式触发DSP的EDMA事务进行数据转移。图3是ISE7．1中FIFO的仿真时序图。
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