优化封装以满足SerDes应用键合线封装规范

提高TDR 性能

图3显示了原来布局的变化(在焊点/通孔区)及其对差分TDR性能的影响。这些略大于焊点的孔是在焊点上的金属层Layout_2上实现的。原有布局的电容dip现在大约小到20Ω。另一个来自Layout_2的试图修改的部分是从松散耦合到紧耦合来改变通孔定位，如Layout_3所示。紧耦合通孔旨在提高差分对的串扰性能。它已在另一项研究中得到证明，串扰性能的改善微乎其微，这里不介绍这项研究的其他内容。Layout_3的粉色波形显示，由于额外两个通孔之间的电容耦合，电容dip略差。

图3 三种布局的差分TDR响应

回波损耗性能的影响

图4显示了每次修改后回波损耗性能的影响。Layout_3原始布局的整体回波损耗最差。Layout_2 显示出最佳的整体回波损耗，它直接关系到其TDR性能。

在5GHz下Layout_2的回波损耗为-16dB，而在10GHz下为-14dB，可以轻易满足基频为-15dB的规范，以及10Gbps SerDes接口一次谐波频率-10dB的规范。

图4 每次修改后回波损耗性能的影响

片芯焊点环布局的影响

为了尽量减少对间串扰，理想的是用回波焊点隔开芯片上的每个差分对。当边缘速率在20-30ps级时，由于干扰源-受扰者串扰，可能严重恶化接收器性能，这一点至关重要。要保持通孔和焊球焊点区与Layout_2一致，图5给出了与芯片封装键合线连接相关的两个额外的封装布局变化。

图5 片芯焊点环和键合线布局变化

图6显示了三个布局的差分TDR和回波损耗性能。蓝色的Layout_2响应与前边的图一样。由于相对较小的间断电感，但其频域影响不变，Layout_4的TDR性能稍好。Layout_5 TDR响应显示，由于相对于其他两个布局的键合线，感应尖峰几乎为2倍。图6也显示了长键合线对回波损耗性能恶化的直接影响。

图6 由于片芯焊点环和键合线布局的改变影响了TDR和回波损耗性能

本文小结

本文解释了键合线封装中的两个主要不连续区;讨论了10Gbps数据速率范围优化键合线封装布局的快速技术;也显示了键合线长度对回波损耗性能恶化的影响。