FPGA高速收发器设计原则

Stratix GX II收发器是完全可编程的，无论在设计或应用阶段，都能在系统工作过程中进行编程，并能与远距设备及在工作条件很差的环境下实现互通作业性。这使用户得以配置均衡器，使其在各种讯息信道长度上工作。最大的均衡水平是17dB，采用4级峰值放大器来实现。这确保了所配置的系统能实现组件速率高达6.375Gbps条件下的最佳讯号完整性，而且还省去了极易传递误码、功耗大并基于DFE的外来接收机架构。
　　在设计背板时需考虑的重要因素是收发器的输出驱动能力，因为最佳讯号完整性设置会由于背板布局、背板插槽数量以及发射卡和接收卡的整体位置不同而变化。由于这种收发器优越的讯号完整性性能，使FPGA能以6.375Gbps的速率在具有连接器的52英寸FR4背板上工作。这种可编程能力和极具强韧性的设计加上低功耗特性，使FPGA可工作在最具挑战性的背板、电缆、芯片或模块以及数Gb互连设备中。
　　可编程驱动能力
　　某些传输线损耗可透过增强差分输出驱动器的驱动能力，以及在接收机里放大讯号电平来克服。Stratix II GX架构允许设计师在4mA~16mA范围内选择驱动能力。实际的Vod输出驱动电压电平取决于终端电阻值，对50Ω的传输线来说，标准阻值范围是100Ω。
　　功率
　　在所有的高密度背板应用中，功率耗散都是一个主要问题。这些应用的空间有限，功耗和发热问题必须减到最小，以确保组件温度在没有风力冷却和电源供给情况下仍能保持在所要求的工作范围内。
　　为了降低收发器功耗，Stratix II GX采用了专利的PCNL输出缓冲器技术，该技术使90奈米的PMA(实体媒体连接)层的最大功耗较具备收发器的65奈米FPGA低20%。在40寸FR4串行链路上，工作速率达3.1875Gbps时，每四分之一收发器(四个收发器中的一个)所需的功耗为每通道125mW，而工作速率达6.375Gbps时的功耗则为每通道225mW。每四分之一收发器可由1~2个独立的频率源来驱动，并具有各自独立的频率分配器。频率和分频器的结合，能在每四分之一收发器中支持四个不同的数据率，这将大幅降低功耗。利用信道的基本配置能分别判断信道上的发射机或接收机，进一步节省Stratix II GX收发器的功率。
　　协议支持
　　先进的FPGA设计方法能大幅甚至彻底省去设计和验证FPGA与收发组件间数据信道所需的工作和时间。为了使收发器在满足特定协议标准时还能具有一定的余量，并能在614Mbps到6.375Gbps的数据速率范围内正常工作，Stratix II GX收发器经过了精心设计，可提供经验证的良好性能。支持的协议标准包括PCI Express、串行数字接口(SDI)、XAUI、Gigabit以太网络、HiGig+、Interlaken、SerialLite II、Serial RapidIO(SRIO)、光纤信道，以及常用的6Gbps长距和短距电界面(CEI-6G-LR/SR)。FPGA基本协议模式能让架构师在全速率范围内建构任何符合当地需求或具有知识产权的协议。Stratix II GX系列能满足严格的SONET/SDH OC48/STM16光抖动标准，能整合FPGA的数字和协议功能，以及具备线路接口功能、背板功能、低功耗、低抖动、协议兼容的收发器。
　　来源同步和平行I/O支持
　　多数应用要求高速来源同步和并行接口提供数据平衡和管线作业。来源同步I/O(SSIO)是一种允许频率和数据被分别(即使用LVDS讯号)发送的FPGA界面。作为一种链路层接口，SSIO用于将数据从收发器传送到系统进行处理。来源同步I/O必须支持一个足够高的数据频宽，以确保能向收发器连续不断地提供数据。来源同步I/O部份包含动态相位对齐(DPA)电路，该电路将接收机频率讯号复制到变化的相位讯号中，并将最近的频率讯号与进来的数据对齐。DPA能够使来源同步接口支持更高的数据率，支持增强型数据信道开销，进一步提高数据率，并实现纠错、加密和线路编码。
　　SSTL和HSTL中具有大量可提供标准I/O连接的平行I/O，适合高性能内存接口、PCI接口等应用。具有收发器的FPGA面临的挑战是如何在具有平行I/O、SSIO和FPGA数字逻辑、且收发器所有埠在工作和被评估时可同时切换的验证标准一致性，以及抗噪音能力和强韧的抖动性能。