嵌入式微处理器IP core设计与分析
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3．1 仿真验证
验证方法：首先编写各种测试代码：然后转化为vhdl文件，再写入ROM模块；最后在仿真环境中运行IP核，完成对整个系统的全指令集测试。一般内部RAM和寄存器的值无法直接检测，可以通过多条指令将其输出到IP核的四个输出端口供检查。本文采用Model Tech公司的仿真工具Moledsim来进行功能仿真和时序仿真。本文引用地址：//www.cghlg.com/article/149766.htm
图6是对基本子程序调用指令的测试仿真时序。包括子程序调用、传送、加法以及返回等指令。根据测试指令集，如果程序执行正确，那么在程序执行完后，输出端口P0口就会出现21H。
测试指令集：MOV A，#20H；ACALL DELY；MOV P0，A；DELAY：INC A；MOVP0，A。
3．2 综合及综合结果分析
本文中的综合及优化都是由综合工具SynplifyPro来完成的。利用Synplify Pro工具提供的逻辑综合与适配工具和设计的约束条件，可以方便的实现本文各模块的逻辑综合和布局布线。
对于本文中的八位微处理器来说，由于它是一个非常复杂的数字逻辑电路，不仅包含大量的组合逻辑电路，而且包含了时序复杂的时序逻辑电路。通过逻辑综合估计整个系统超过一百万门，因此要用大容量的可编程逻辑器件来做电路验证。通过比较各种可编程逻辑器件的性能和结构特点(见表2)，决定采用器件Xilinx Virtex2 XC2V1000bg575—6来完成本文的电路验证。
综合结果分析主要是利用结构视图、综合报告分析综合结果是否满足时序要求，分析综合的频率、面积等信息。
3．3 性能分析
本文的器件资源的占用情况如表3。 (由于内部存储器要占用很多的资源，故此表列出的是缩减内部内存后器件的资源占用情况)。
将经过FPGA验证的MCU核与传统的微处理器做比较，可以看出，由于所设计的微处理器核是采用硬布线逻辑产生控制信号，所以其工作时钟频率要大大优于传统的微处理器。FPGA验证的结果是，工作时钟频率大于60MHz，是传统微控制器工作时钟频率的五倍；在每MHz时钟频率的指令执行效率指标上，所设计微处理器核的性能约为传统微控制器的12倍。这得益于微控制器内核采用类RISC指令结构，及设计指令执行周期的大大减小。
4 结束语
由于整个微控制器内核都是采用可综合的VHDL语言描述，这使得该内核具有很好的可移植性、可重复利用性和实用性。也可以适当地拓宽数据总线的宽度，以减少内存访问的次数，从而提高指令执行效率。此外，还可借助EDA工具，方便地与AD／DA转换器、LCD显示驱动器、串行通信接口等外围功能模块综合成各种嵌入式控制系统。
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